| 研究概要 |
平成8年度は,次の項目について研究を行なった.
(1)パイプライン方式のプロセッサでレジスタ数を可変(最適化対象)にした場合の実行サイクル数を最小化する構成方法について検討し,実行サイクル数最小化,ハードウエアコスト最小化問題を解くアルゴリズムの提案を行い,評価実験を行った.
(2)VLIW(Very Long Instruction Word)方式,スーパー・スカラ方式,スーパーパイプライン方式などのプロセッサ・モデルの特徴およびその性質について検討した.
(3)上記2.のアーキテクチャ・モデルのいくつかに対して,最適化問題の定式化およびアルゴリズム設計を行い,評価実験を行う環境を構築しつつある.
本年度は特に上記(1),(2)のレジスタ数最適化の手法およびプロセッサ・モデルによる特徴と性質に関する研究を中心に行った.その結果,レジスタ数を変化させることによりプロセッサのコスト,性能が大きく変化することが確かめられ,提案アルゴリズムによりレジスタ数の最適化を行うことができた.また,VLIW方式プロセッサモデルの検討を行い,評価実験環境を整えることができた.
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