| 研究概要 |
平成9年度は,次の項目について研究を行った.
(1)パイプライン・アーキテクチャ・モデルに対して,与えられたハードウェア・コストの制約条件の下でCPU内の演算器構成およびレジスタ数を同時に考慮した,実行サイクル数を最小化するアルゴリズムの提案.
(2)パイプライン・アーキテクチャ・モデルに対して,与えられたハードウェア・コストの制約条件のもとで,CPU内の演算器構成およびチップに内蔵されるメモリ(プログラム・コードを格納するROM,データを一時的に格納するためのRAM)の量を同時に考慮して実行サイクル数を最小化するアルゴリズムの提案.
(3)VLIW(Very Long Instrunction Word)方式のプロセッサ・モデルの特徴およびその性質に関して,考察および解析を行い,VLIW方式のアーキテクチャ・モデルに対して,ハードウェア・コスト(ゲート数)の制約条件のもとで実行サイクル数を最小化する最適化問題のアルゴリズムの提案.
(4)(1)-(3)で提案したアルゴリズムの有効性および効率を評価するための試行実験.
(5)消費電力最小化問題の検討.
(4)の試行実験において,(1)-(3)で提案されたアルゴリズムを用いることによって,定式化された最適化問題の最適解を実用的な時間内に求めることが可能になったことを,明らかとした.また,VLIW方式のプロセッサモデルに関しては,その命令発行メカニズムに着目することによって,(単一命令発行)パイプライン方式からスーパースカラー方式,VLIW方式のいずれにも適応可能なプロセッサモデルの概念を提案し,その提案モデルにもとづき,(3)のハードウェア・コスト制約下における実行サイクル数最小化問題では,VLIW方式プロセッサにとどまらない,実行サイクル数最小化アルゴリズムの提案となった.
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