|
超電導集積回路の高速性、低消費電力性と、半導体回路の高集積性を融合させたシステムであるJosephson-CMOSハイブリッドメモリの研究を進めた。高速測定系を充実させ、共同研究機関であるカリフォルニア大バークレー校と活発にミーティングを行い、研究促進を図った。両チップを従来のワイヤボンディングでは無く、バンプボンディングで接続する事で浮遊インダクタンス軽減し、外部から高速クロックを入力により高速測定を行った。0.25μmプロセスを用いた64kbit CMOSメモリと超電導インターフェース回路を組み合わせ、各要素回路、システムを通した遅延時間測定に成功した。インターフェース回路は100ps以下での動作を確認し、インターフェース回路からCMOSメモリを通り、読み出し超電導回路までの遅延時間が約500psである事を実証した。超電導回路シミュレータソフトを購入し、シミュレーション精度の向上を図った。次世代CMOSプロセス、超電導プロセスを想定すると更にアクセス時間の軽減が見込める。また、横浜国立大学、名古屋大学など共同研究機関との議論を進め、次世代超電導プロセスを用いた次世代セルライブラリの検討を行った。大規模回路の安定動作の為には、外部磁場の影響を軽減するためセル内部に置くモート構造の検討が非常に重要である。そこで、多層グランド層(4層)を持つ超電導デバイスにとって、最適なモート構造の調査を行った。その結果、グランド層を貫くモート構造に上層の長いモート構造を組み合わせ構造が最適である事が分かった。この構造を用いる事で、設計の自由度があり、かつ外部磁場の影響に強いセルが作成可能である。今後更に、大規模回路動作に関する検討を進める。
|
