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本年度は、昨年に引き続き、研究対象であるSURROUNDING GATE TRANSISTOR(SGT)型3次元MOSトランジスタの動作機構の解明を進め、以下の知見を得た。
第一に、完全空乏状態下のSGT型3次元MOSトランジスタにおける静的電圧電流特性及び、しきい値に対するゲート長、シリコン柱半径、ゲート酸化膜厚等のデバイス構造依存性を明らかにした。この解析結果により、ゲート長を短くするほど、また、シリコン柱半径を小さくするほど、また、ゲート酸化膜厚を薄くするほど、また、シリコン柱半径/ゲート酸化膜厚の比を小さくするほど、SGT型3次元MOSトランジスタのしきい値は低くなり、また、駆動電流能力が向上することを明らかにした。この研究結果により、SGT型3次元MOSトランジスタの高駆動能力化い対するデバイス設計指針が明らかにされた。また、SGT型3次元MOSトランジスタにおけるゲート遅延特性等の過渡特性を解析的に解析した。この研究結果により、従来の平面型MOSトランジスタと比較して、SGT型3次元MOSトランジスタは、原理的に高速動作性を有していることを明らかにした。
第二に、上記デバイス設計指針に基づき、SGT型3次元MOSトランジスタの試作を開始した。具体的には、SGT型3次元MOSトランジスタの試作に必要な、要素プロセスの研究開発をした。
今後の研究期間にて、平成8年度、9年度で解析的に明らかにしてきたSGT型3次元MOSトランジスタの高駆動能力性及び、高速動作性を実験的に検証すると共に研究の総括を行う。
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