| 研究概要 |
集積化技術やプリント基板技術の進歩に伴い,設計された大規模回路の動作検証を効率的に行うことが要求されてきている.アナログIC技術の向上や回路動作の高速化に伴う高周波成分の影響を考慮するためには集中定数系での解析だけでは不十分となり,今後,集積回路の検証においても分布定数系や伝送線路の解析技術等が重要になる.一方,対象回路規模の肥大化により,設計システム全体を詳細に検証することは不可能に近く,機能レベル設計などの初期段階での誤り検出が設計の短期化に大きく寄与することから,今後,設計システム全体の一括したシミュレーションが不可欠となる.最終的には,分布定数系を効率的に扱え,且つ,設計システム全体の解析を実行するために,機能ブロックの動作記述を陽的に扱えるマルチレベルシミュレータが不可欠となる.我々は,これまで,回路分割技法や,潜在性利用技術を内包し,SPICEを凌ぐトランジスタレベルでの詳細回路シミュレータSPLITやDESIREを開発し,数多くの研究発表をしてきた.
本研究課題では,更に,初年度(平成8年度)において,
1.機能ブロック回路のモデル化とそのハードウエア記述
2.ハードウエア記述言語のコンパイラ作成とシミュレータSPLITへの結合
3.伝送線路のモデル化とシミュレータDESIREへの結合
を目的とした.回路の階層分割システムを内蔵していることから,部分回路毎の扱いが容易であり,従って,ブロック毎の構造的ネットリスト化や動作的ハードウエア記述化が比較的容易であった.その結果,伝送線路のGMCモデルを利用した波形緩和伝送線路回路シミュレータDESIRE3_+およびアナログ/ディジタル混合信号シミュレータSPLIT3のプロトタイプを開発した.DESIRE3_+は,多相伝送線路の解析に対して,波形緩和技法に線路遅延から導出されたウィンドウ分割手法を組み込むことにより,SPICEに比べて数倍高速である.SPLIT3は,従来のA/D混合モードシミュレータでは,誤った解析を実行する回路に対して,正確なタイミング波形を出力した.ハードウエア記述言語に関しては,現在,基本的な素子についてのみ,MASTアナログHDLからC言語への変換ツールを作成し,SPLIT3に移植している.来年度は,これらのフレームワーク化を含めたハードウエア記述言語指向型マルチレベルシミュレータのプロトタイプの構築などを予定している.
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