| 研究概要 |
本研究課題では,初年度(平成8年度)において,
1.機能ブロック回路のマクロモデル化とそのハードウエア記述
2.ハードウエア記述言語のコンパイラ作成とシミュレータSPLITへの移植
3.伝送線路のモデル化と伝送線路シミュレータへDESIREの結合
に関する研究開発を実施した.我々がこれまでに開発してきたSPLITやDESIREは,標準回路シミュレータSPICEと比較して,回路分割技術と部分回路の潜在性利用技術の利用,更に,それらの階層化により,高速シミュレーションを実現している.回路の階層分割システムを内蔵していることから,部分回路毎の扱いが容易であり,従って,ブロック毎の構造的ネットリスト化やハードウエア記述言語による動作モデルの扱いが容易である.本年度は,これまで開発してきたSPLITとDESIREを用い,
4.ハードウエア記述言語指向型アナログ/デジタル混合信号シミュレータのプロトタイプの構築
5.集中定数系/分布定数系混在回路対応型マルチレベルシミュレータのプロトタイプの構築
6.アナログ回路の例題としてニューラルネットワークを対象とする区分定数化手法に基づく高速シミュレータの構築
を行い,その性能評価を試みた.その結果,次のような結果が得られた.
a)MAST-AHDLをアナログ記述言語としてSPLITに組み込んだ.また,アナログ/デジタル部分回路間の結合強度を基に回路を動的に分割することでアナログ/デジタル混載回路を高速に解析する混合信号シミュレータのプロトタイプを構築した.
b)伝送線路の遅延評価技法を提案し,DESIREに組み込むことで,波形緩和法による高速伝送線路シミュレータのプロトタイプが構築できた.
c)区分定数化手法をSPLITに組み込むことで,アナログニューラルネットワークの高速シミュレータが構築できた.
今後,これらを統合したマルチレベルシミュレータの構築を目指す予定である.
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