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1 VLSIの冗長化による歩留り改善効果の解析
(1)冗長化VLSIの歩留りに対する冗長配線と切換スイッチの影響の解析
現実のVLSIにより近い、冗長化に必要な配線や切換スイッチのハードウエアを考慮に入れたVISLモデルについて、冗長化効果の解析を行った。そして、冗長な配線や切換スイッチのハードウエアの歩留りに与える効果を簡潔に表す式を導いた。研究成果は、電子情報通信学会論文誌D-Iに投稿し採録された。同誌の平成9年4月号に掲載される予定である。
(2)冗長化VLSIの多次元サブシステム分割による歩留り特性の解析
冗長化に必要な配線のハードウエアがとくに大きい場合の対策として、多次元サブシステム分割というシステム構成法を提案した。これは、通常のサブシステム分割が一つの方向にのみ行われているのに対して、複数の方向にサブシステム分割する方法であり、歩留り解析の結果、一つの方向のみの分割に比較して、歩留り改善効果が大きいことが分かった。研究成果の一部を、八戸工業大学情報システム工学研究所紀要(平成8年度号)に投稿し掲載された。
2 冗長化を行う前の制御プロセッサの設計と問題点の抽出
これまで検討してきた制御プロセッサについて、ビット語長を可変にする検討を行った。
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