ディジタル信号処理等において連続して実行される一連の加減算や乗算を、一つの複合算術演算として高速に実行する、新しい回路の構成法、および、このような複合算術演算回路を用いた高速の計算法について研究を行い、以下の成果を得た。 1.一連の加(減)算、乗算、加(減)算を一つの複合演算として高速に実行する和積和演算器の構成法の研究を行い、内部での計算に桁上げ保存形や冗長2進表現等を用いた、和積和演算用のハードウェアアルゴリズムを設計した。 2.一連の乗算と加(減)算を一つの複合演算として高速に実行する積和演算器を用いて開平(平方根計算)を高速に行う、新しい収束型の計算法を開発した。 3.乗算の繰り返しにより除算および開平を行う場合に必要な、除数の逆数および平方根の逆数の近似値を、一つの係数の読み出しと、演算数に若干の変更を加えた1回の除算により、効率よく行う手法を開発した。 4.膨大な量の算術演算を要する剰余除算に対して、拡張ユークリッド法に基づく、高速のハードウェアア実現向きのアルゴリズムを開発した。 5.通常の半導体メモリに若干の論理機能を付加した機能メモリ上で、多数の加減算等を並列に高速に行う手法を示し、これを用いて、動画像圧縮で用いられる動きベクトル検出を高速に行う手法を開発した。
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