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ディジタル信号処理等において連続して実行される一連の加減算や乗算を、一つの複合算術演算として高速に実行する、新しい回路の構成法、および、このような複合算術演算回路を用いた高速の計算法について研究を行い、以下の成果を得た。
1.乗数の変形を伴う乗算を実行する一種の複合算術演算回路である乗数変形機能付き乗算器を用いて、乗算型除算および開平に必要な、除数の逆数および平方根の逆数の近似値、さらには、平方根の逆数や平方の逆数等、演算数の種々の冪乗を、テーブル参照による一つの係数の読み出しと、演算数の変形を伴う1回の乗算により、効率よく行う手法を開発した。乗数変形機能付き乗算器は、前年度開発した和積和演算器を基に構成できる。
2.一連の乗算や加減算からなる複合算術演算の中の加減算においては、入力として直前の演算の結果が、上位から順に時間差をもって到着する場合がしばしばある。このような条件下で、計算時間およびハードウェア量が理論的に最小で、実際にも有効な並列加算法を開発した。この手法に基づく加算器は、配列型除算器の商変換部や木型乗算器の最終加算部に応用できる。
3.暗号処理等において現れる長ビットの剰余除算は、膨大な量の算術演算を要する。剰余除算に対して、バイナリ法に基づくハードウェアアルゴリズムを開発した。このアルゴリズムは、数個の長ビット加算器および(シフト)レジスタからなる演算器で実現できる。
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