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本年度は、誘導結合型チップ間無線インタフェース(以下、誘導結合インタフェース)を用いた三次元プロセッサを開発し、世界で初めてシステムレベルでの動作検証に成功した。より、実用レベルに近い三次元プロセッサを開発するために、日立製作所中央研究所、ルネサステクノロジと共同で研究開発に取り組んだ。次世代カーナビ向けの商用マルチコアプロセッサと大容量メモリ回路の三次元実装に誘導結合インタフェースを適用し、三次元プロセッサを実現した。2段階タイミング調整技術と短パルス通信技術を新たに提案し、現在市場で広く利用されているDDR2規格のチップ間インタフェースによる二次元実装に比べて、消費電力を1/30、製造コスト(占有面積)を1/3まで低減することに成功した。さらに、電源電圧が±5%変動しても安定動作することを確認した。この成果により、誘導結合インタフェースの実用可能性の実証に成功した。
また、三次元プロセッサを実現する際に、LSIチップを三次元的に高い位置合わせ精度で積層する必要がある。上下のチップ間の位置あわせ誤差は、誘導結合インタフェースの性能の低下を招く。そこで位置あわせ誤差の影響をモデル化し、定量的に解析して製造歩留まりを高める手法を世界で初めて提案した。提案したモデルの有効性を確認するために、試作チップを製造し、測定による検証を行った。測定結果より、モデルの有効性と誘導結合インタフェースの位置合わせ誤差耐性が十分に高いことが確認された。この研究で得られた知見は、前者の三次元プロセッサの設計に活かされており、高い製造歩留まりを達成することに成功した。
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