ニューロンMOSを用いた任意演算・処理機能の実時間可変型ユニバーサルALU

1997 年度 実績報告書

• 研究課題/領域番号: 09224203
• 研究機関: 東京大学
• 研究代表者: 小谷 光司 東京大学, 大規模集積システム設計教育研究センター, 助教授 (20250699)
• 研究分担者: 森田 瑞穂 大阪大学, 大学院・工学研究科, 教授 (50157905)
• キーワード: 四端子デバイス / フレックスウェア / データフローパスミニマム / MSB先行ビットフロー / 高しきい値ニューロンMOS

研究概要

1.ユニバーサルALU基本回路の設計および並列処理アルゴリズムの研究
「柔軟な解釈」、「大枠の判断」、「直感による類推」といったしなやかな情報処理を得意とし、瞬時応答性を持った知的電子システムを実現する事が21世紀へ向けての最大の課題である。現在のフォン・ノイマン型計算機のボトルネックを根本的に解消するデータフローパスミニマム並列演算アーキテクチャ、さらにそれを発展させ、「大枠の判断」をディジタルコンピュータの世界で実現するMSB先行ビットフローアルゴリズムに関して研究を行った。冗長数系を用いることにより、通常では下位からの演算である算術演算と、上位からの演算である比較演算が、共に上位からのビットフローにより実現できることを示した。結果は上位のビットから出力されるので、判断が付いた時点で、下位の演算をストップすることが可能で、無駄な演算を省略することができる。まさに「大枠の判断」が可能となった。演算回路を、高機能4端子デバイスであるニューロンMOSを用いて構成すると、非常にコンパクトになることを明らかにした。
2.演算回路の低消費電力化の研究
ニューロンMOSを用いた論理回路の消費電力を低減する新しい回路技術に関して研究を行った。高しきい値ニューロンMOSとバッファ構成を用いることにより、ニューロンMOS論理ゲートの貫通電流を無くし、低消費電力化が可能となった。最適バッファ構成により、電力遅延時間積が従来に比べて1/10以下になった。また、動作速度を犠牲にすることなく消費電力を低減したセルフラッチ型ニューロンMOS論理回路を実現した。7入力Number Detector回路による比較では、ニューロンMOS論理回路による回路構成の簡単化の効果と合わせて、CMOS形式に比べて素子数が1/3、動作速度は3.4倍、消費電力は半分以下となり、優れた効果が確認された。

研究成果

• [文献書誌] H.Kwon, K.Kotani, T.Shibata, and T.Ohmi: "Low Power Neuron-MOS Technology for High-Functionality Logic Gate Syntheseis" IEICE Trans.Electron.E80-C・7. 924-930 (1997)
• [文献書誌] T.Ushiki, M.Yu, Y.Hirano, H.Shimada, M.Morita, T.Ohmi: "Reliable Tantalum-Gate Fully-Depleted-SOI MOSFET Technology Featuring Low-Temperature Processing" IEEE Trans.on Electron Devices. 44・9. 1467-1472 (1997)
• [文献書誌] 大見忠弘,柴田直,小谷光司,中井努,中田明良,余寧梅,他: "連想するハードウエアをベースとした"しなやかな"知的電子システム" 電子情報通信学会論文誌D-I. J81-D-1・2. 51-61 (1998)
• [文献書誌] 大見忠弘,今井誠,小谷光司: "知能集積回路-瞬時応答を可能にするビットフロー型データフローパスニミマムプロセッサー" 電子情報通信学会論文誌C-I. J81-C-1・4(印刷中). (1998)
• [文献書誌] K.Kotani, T.Shibata, M.Imai, and T.Ohmi: "Clock-Controlled Neuron-MOS Logic Gates" IEEE Trans.Circuits and Systems-II. 45・4(印刷中). (1998)
• [文献書誌] K.Kotani, T.Shibata, and T.Ohmi: "CMOS Charge-Transfer Preamplifier for Offset Fluctuation Cancellation in Low-Power A/D Converters" IEEE J.Solid State Circuits. 33・5(掲載予定). (1998)