| 研究概要 |
超高速撮像用イメージセンサは、ロボットビジョン、高速物理現象の解明、高速認識照合システム等における基幹デバイスである。しかしながら、超高速撮像と高解像度との両立が困難とされ、センサからの信号伝送のボトルネックや、撮像された画像データの蓄積に大容量のメモリが要求される。本研究では、このような問題を解決することを目的とし、イメージセンサ上で、アナログ並列信号処理に基づき高速に画像圧縮を行うデバイスを考案し、実際に試作によって評価することを目的とした。本研究の手法は、センサにブロックアクセス機能を設け、アナログ領域で直接的に画像圧縮のための2次元離散コサイン変換(DCT)を行うものである。このような機能を設けたイメージセンサを半導体メーカーの協力を得て、0.35μmCMOS技術に基づき試作した。試作したデバイスにより、撮像と、画像符号化が行えることを実験的に明らかにできた。得られた信号対雑音比は、PSNRで37dBであった。本手法は、最終的には高速撮像に有用であるが、別の特徴として、画像圧縮に要する消費電力を少なくできるという点がある。実際に試作した画像圧縮イメージセンサでは、センサ部が7mW,2次元DCT部が約10mWであり、全機能を集積化しても50mW以下にでできる可能性がある。これは、従来のCCDをベースにしたカメラシステムでは1Wを越える電力を消費することと比較すると、大幅な低電力化が図れたことになる。アナログ処理を用いた2次元DCTについては、最高で、0.38GOPSという高速処理性能が得られることも明らかにできた。その小面積、低電力の特徴を生かし、高速に画像圧縮を行える圧縮型高速撮像センサの実現が次の課題である。
|
