| 研究課題/領域番号 |
09450136
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| 研究機関 | 東京大学 |
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研究代表者 |
榊 裕之 東京大学, 生産技術研究所, 教授 (90013226)
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| 研究分担者 |
野田 武司 東京大学, 先端技術研究センター, 助手 (90251462)
高橋 琢二 東京大学, 先端技術研究センター, 助教授 (20222086)
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| キーワード | 10nm級InAs量子箱 / 自己形成量子箱 / FET / メモリー機能 / 量子ポイントコンタクト / 量子化コンダクタンス / ヒステリシス特性 |
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| 研究概要 |
格子定数の整合しない(例えばGaAs)基板上に自己形成する10nm級の(例えばInAs)量子箱を電子のトラップとして作用させ、電子の有無を1又は0の情報に対応させるメモリーの可能性を探るための研究を行っている。本年は、GaAsのチャネルとゲート金属電極の間をAlGaAs障壁層としたFET構造において、この量子箱をAlGaAs障壁中に埋め込んだ場合の電荷の書き込み(流入)と消去(流出)過程について検討を加えた。まず、書き込み(流入)過程は、チャネル中の電子が、量子箱中の励起準位(又はぬれ層の準位)に共鳴した状態でトンネル流入し、その後基底準位に緩和する形で進行していることが判明した。また、流出(消去)過程は、量子箱の基底準位がチャネルの励起準位が共鳴した状況で生じる可能性の高いことを見出した。
また、この種のメモリー素子の動作を、量子ポイントコンタクト構造に適用する試みを行った。特にチャネルを加工し200〜300nm幅のメサ構造とした場合、電流をゲート電圧Vgの関数として測定すると極低温(0.3〜4.2K)で明瞭なコンダクタンスの量子化構造(G=n×(2e^2/h),n=1〜10)の生じていることを示した。この素子に加えるゲート電圧を一定値(Vg≧lV)以上に高めると、G-Vg特性にヒステレシス特性(〓Vg〜0.1V)が現れた。なお、このヒステリシス特性は、ゲート電圧を低下させると約1/5の大きさに減少するが、量子化コンダクタンスの階段は明瞭に保持されており、1次元電子伝導の少数量子箱による制御が可能であることを証明することができた。但し、このメモリー動作は、ゲート電界がチャネルと量子箱の双方との2次元的で複雑な相互作用で支配されており、理想的なメモリー機能の実現には、その最適制御が不可欠であることが判明した。
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