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昨年度に判明した問題の一つは、SOI(SIOMX)基板上に形成したSiGeチャネルのP型MOSFETに、パッシベーションの酸化膜とSiGeまたはSiとの界面を介した、予想外に大きなリーク電流が生じており、デバイスの特性評価の信頼性に難点があったことである。今年度は、信頼性の高い素子特性の取得を目的として、試作プロセスを見直し、パッシベーションの酸化膜形成プロセスの検討を進めてきた。その結果、最初に低温で極薄の酸化膜を形成して、SiGeまたはSiとの界面でのキャリヤのトラップ準位の発生を抑制し、その後に高温で所望の厚さの酸化膜を形成する、2段階のパッシベーション酸化膜形成プロセスを実施することで、リーク電流を大幅に低減させることができることを見出した。これにより、SiGeチャネルのMOSFET(SlMOXウエハのSi層:280nm、エピタキシャルSi層:20nm、Si_<0.8>Ge_<0.2>量子井戸幅:13nm、チャネル長:2μm、チャネル幅:200μm)とこれと同一仕様の比較用デバイス(SiチャネルのMOSFET)を同時に再試作した。これらのMOSFETのサブスレッショルド特性から、V_<SD>=-0.1VでのV_<th>はSiGeチャネルMOSFETで-1.19V、SiチャネルMOSFETで-1.04Vが得られた。V_G-g_m特性曲線ではSiGeチャネルの存在が観察され、そのピークでの相互コンダクタンスは0.23mS/mmであり、これに対しSiチャネルMOSFETでは0.70mS/mmであったが、V_G=-2.5VでのSiGeデバイスの相互コンダクタンスがSiデバイスよりも大きくなり、高速のデバイスになり得ることを実証することができた。
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