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昨年度に、SiGeチャネルのMOSFET(SIMOXウエハのSi層:280nm、エピタキシャルSi層:20nm、Si_<0.8>Ge_<0.2>量子井戸幅:13nm、チャネル長:2μm、チャネル幅:200μm)とこれと同一仕様の比較用デバイス(SiチャネルのMOSFET)を同時に試作し評価した結果、V_G-g_m特性曲線でSiGeチャネルの存在が観察されたが、そのピークでの相互コンダクタンスは0.23mS/mmであり、比較用デバイスのSiチャネルMOSFETの0.70mS/mmよりも小さな値であった。この原因の解明に努め、主要因はゲート酸化膜形成時での800℃による高温プロセス(一般のSiデバイスプロセスでは1000℃を超える)でチャネルのSiGe層の界面拡散が生じ、チャネルの構造変化が起きたためと推察された。改善方法としては1100℃程度の瞬間加熱炉によるゲート酸化膜形成と、これまでの装置によるより低温(600〜700℃)でのゲート酸化膜形成が挙げられるが、現状で利用可能な設備を考慮して後者の方法を採用するこことして、基礎的なデータ収集を行った。これまでの検討結果を踏まえ、本来の目的である多重量子井戸のチャネルMOSFETの試作を念頭に置き、開発したシミュレーションプログラムを改造して、多重量子井戸の井戸幅と量子準位との関係を調べ、素子構造の検討のためのデータ収集に努め、多重量子井戸デバイスの構造設計とデバイスプロセスの設計を行った。これと並行して、Si基板上に多重量子井戸を形成し、物理的及び工学的手法により多重量子井戸の井戸幅及び井戸間隔の形成精度や界面品質の評価を進めた。
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