スケーリング則にのる1トランジスタ形強誘電体メモリの基礎研究

1997 年度 実績報告書

• 研究課題/領域番号: 09450147
• 研究機関: 早稲田大学
• 研究代表者: 垂井 康夫 早稲田大学, 理工学研究科, 教授 (10143629)
• 研究分担者: 庄子 習一 早稲田大学, 理工学部, 教授 (00171017)
• キーワード: 強誘電体 / メモリ / チタン酸鉛 / セリア / YSZ / ヘテロエピタキシ- / スケーリング則 / SBT

研究概要

デバイス微細化のスケーリング則にのる強誘電体メモリとして、強誘電体をゲートとして強誘電体の分極によって半導体の表面電荷を制御するデバイスの開発を進めている。このデバイスを実現するためには(1)強誘電体と半導体の界面において電荷注入を防ぐこと。(2)界面において材料の混合を防ぐこと。(3)界面における界面準位やトラップが少ないことなどが必要であり、半導体と強誘電体の間にバッファー材料をいれ、材料の混合を防ぐと共に、シリコンの結晶性を強誘電体に伝えてヘテロエピタキシャルに近くなるような絶縁物材料を挿入することとし、バッファー材料としてCeO_2を、強誘電体としてPTO(PbTiO_3)を用いてスターとしたが、さらに完全なる構造に近づけるために研究を進めCe安定化ZrO_2を50A作成し、この上にCeO_<>を100A析出し、続いてPLZTを2100A析出した。得られた膜のC〜V測定によって1.2Vのメモリウィンドゥを測定した。
以上と全く異なる強誘電体材料として最近、分極反転による劣化の少ないSrBi_2Ta_2O_3(略SBT)等が報告され、われわれは今まで積み上げてきたCeO_2/Si構造上にSBTを析出し、C-V曲線を評価しいる。最初800℃の処理温度でSBTを析出したが材料の混合が見られたので、処理温度を700℃に下げられる工程を考え、これによって材料の混合をとめることが出来た。さらにこの材料に対してはCeO_2層は単結晶である必要はないので、CeO_2蒸着の低温化によってCeO_2の実効比誘電率、耐圧の向上の実験を行い、良好なる結果を得た。

研究成果

• [文献書誌] H. Koike, T. Uesugi, T. Hirai, Y. Tarui: "Influence of Ce Content on Crystal and Electrical Properties of Ce_xZr_<1-x>O_2 Thin Films on Si(100) Substrates" Jpn. J. Appl. Psys.36. L515-L517 (1997)
• [文献書誌] K. Nagashima, T. Hirai, H. Koike, Y. Fujisaki, T. Hase, Y. Miyasaka, Y. Tarui: "Effect of Reducing Process Temperature for Preparing SrBi_2Ta_2O_9 in a Metal/Ferroelectric/Semiconductor Structure" Jpn. J. Appl. Psys.36. L619-L621 (1997)
• [文献書誌] Y. Tarui, T. Hirai, K. Teramoto, H. Koike, K. Nagashima: "Application of the ferroelectric materials to ULSI memories" Applied Surface Science. 113/114. 656-663 (1997)
• [文献書誌] T. Hirai, K. Teramoto, H. Koike, K. Nagashima, Y. Tarui: "Initial Stage and Growth Process of Ceria, Yttria-Stabilized-Zirconia and Ceria-Zirconia Mixtrure Thin Films on Si(100) Surfaces" Jpn. J. Appl. Psys.36. 5253-5258 (1997)