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デバイス微細化のスケーリング則にのる強誘電体メモリとして、強誘電体をゲートとして強誘電体の分極によって半導体の表面電荷を制御するデバイスの開発を進めている。このデバイスを実現するためには(1)強誘電体と半導体の界面において電荷注入を防ぐこと。(2)界面において材料の混合を防ぐこと。(3)界面における界面準位やトラップが少ないことなどが必要であり、半導体と強誘電体の間にバッファー材料を入れ、材料の混合を防ぐと共に、シリコンの結晶性を強誘電体に伝えてヘテロエピタキシャルに近くなるような絶縁物材料を挿入することとし、2つの方向に分けてMFIS構造を試作検討している。その一つはへテロエピタキシャルによるMFIS構造で、当初Siとの結晶格子寸法の一致からCeO_2をバッファ層として用いて来たがCeO_2はSiと反応してSiO_2を作ることが理論的、実験的に判って来たので、これを改善するためにZrO_2をCeO_2を加えて界面近くへ導入することを行い、その上のCiO_2層がヘテロエピタキシャルに成長することに成功した。さらにこのCeO_2層上に強誘電体であるPLZTをゾルゲル法で堆積し、1回の塗布ごとに仮焼成を加えることによってPLZTもヘテロエピタキシャル成長することに成功した。一方、今一つの方法として多結晶誘電体によるMFIS構造についてはバッファ層としてシリコンとのコンパチビリティの良いSiONをシリコン上に形成し、その上に分極反転による劣化の少ないSrBi_2Ta_2O_3(略SBT)を析出し、良好なるC-V特性を得た。これを用いて、セルファラインによるソース、ドレインの形成によるトランジスタの作成に現在努力している。
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