| 研究概要 |
本研究は,強誘電体の分極によって半導体に誘起した電荷の伝導を用いるトランジスタにおいて,寸法を比例縮小したときに出力電流が減少しない特徴を実現するもので,本年度は主に強誘電体を用いたMFIS-FET製作に必要な微細加工技術について研究を行った。
(1)セルフアラインプロセスによるMFIS-FETの試作
従来,強誘電体を用いたMFIS-FET製作はSi上にソース/ドレイン(S/D)領域を形成してからバッファ層および誘電体ゲートを形成するため,ゲート電極とS/D層のオーバーラップが必要であった。この部分に生じる寄生容量のため高速な微細FETの形成が困難であった。そこで,MFIS-FETのPtゲート,強誘電体SBT(SrBi_2Ta_2O_9)膜,バッファ層SiON膜をドライエッチングで一括除去した後にイオン注入によりS/Dを形成するセルフアラインプロセスを実現した。初期試作はW/L700μm/150μmの大きいFETを作成した。その結果,誘電体分極に起因する0.5Vの閾値電圧のずれが観測でき,メモリとしての記憶動作を確認できた。
(2)微細MFIS-FETのための微細加工技術
半導体加工で広く用いられている反応性イオンエッチング装置によりSBTのような誘電体薄膜を加工する場合,反応効率の良いガス種がないためエッチングレートが極端に遅いという問題がある。特に微細化を考えた場合,イオンの方向性を利用したスパッタエッチングに近い条件で行う必要があり,その場合マスク層の耐性が重要となる。また,セルフアラインプロセスにおいては同じマスク層を用いて金属ゲート,バッファ層等も一括してエッチングする必要がある。以上の理由から,1μmあるいはそれ以下のゲート長を持つ微細MFIS-FETを実現するには高アスペクト比構造のレジストマスクの形成が不可欠であった。そこで,通常の紫外線露光でパターン形成可能な透明性の高いEPON SU-8を用いた方法について検討し,パターン幅1.5μmでアスペクト比8のマスク層形成を行うことが可能になった。また,電子ビーム描画を用いた3層レジスト法により0.5μm幅程度のパターン形成も可能で,微細MFIS-FET製作に有効な手段となると考えられる。
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