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集積回路に用いられるナノメータ・スケールMOSトランジスタに関する研究として、本年度は、下記の事を行った。
(1) 3次元MOSトランジスタの新しい構造、及び、動作の提案
デバイス・シミュレータと、上記試作した微細SGT型・M-SGT型3次元MOSトランジスタを評価解析する事により、SGT型・M-SGT型3次元MOSトランジスタの動作特性に対する構造パラメータの抽出、及び、入力電圧波形依存性の解析を行った。その結果、微細SGT型・M-SGT型3次元MOSトランジスタの動作機構を解析的に定式化し、そのモデル化を行った。これにより、微細SGT型・M-SGT型3次元MOSトランジスタにおける動作速度、電力消費、微細構造を律速しでいる要因をデバイスパラメータ毎に定量的に評価することが可能となった。
(2) 3次元MOSトランジスタを用いた新しい回路構成、回路レイアウトの提案
回路・シミュレータと、同施設にて試作した微細SGT型・M-SGT型3次元MOSトランジスタを用いた集積回路を評価解析した。これにより、集積回路の動作速度、電力消費、微細構造を律速している要因を、デバイスパラメータ、及び、回路設計パラメータ毎に定量的に評価することが可能となった。
今後の研究期間にて、今年度までの知見を元に、2次元MOSデバイスでは実現し得なかった3次元デバイス特有の新しい回路構成、及び、新しい回路レイアウトを提案する。
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