| 研究概要 |
平成9年度は、位相限定相関法に基づく画像認識処理を目的として、実時間再構成型シグナルプロセッサの基本設計を行った.
1.本プロセッサの演算器コアの仕様を決定した.この演算器コアは,冗長複素数系と冗長2進数系との相互変換に基づいて構造を再構成することにより,(i)実部8ビット虚部8ビットの単精度複素数乗算,(ii)16ビット倍精度実数乗算,(iii)8ビット4入力単精度実数積和演算(2並列)の3種類の演算モードを同一のハードウェアで実現するものとした.次段での高速な累算を実行するために,冗長形式のデータを出力するものとする.各演算モードの規則性を注意深く抽出した結果,複素数乗算器の構造を基本として,配線の一部をスイッチにより再構成することにより上記の3モードの機能がすべて実現可能であることが判明した.このため,研究開始当初は,動作中に再構成が可能なFPGAを使用して上記演算器コアを実現することを検討していたが,速度性能等を考慮してASICによる実現を目指すものとした.
ハードウェア記述言語(HDL)処理系を用いて実数/複素数再構成型演算器コアの論理設計および動作原理の検証を行った.回路技術としてはVDECより提供される0.5μmCMOSプロセスを想定した.まず,第1段階として,HDLからの論理合成,自動配置配線を行うことにより実数/複素数再構成型演算器コアのトップダウン設計を行ったが,自動合成されたレイアウトは供給される最大のチップ面積に収まらないことが判明した.このため現在,人手によるレイアウトレベルからのフルカスタム設計に切り替えて再設計を行っている.
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