研究概要 |
平成11年度は,以下の4項目に関する研究を行った. 1.昨年度に試作したFFT用冗長複素数乗算器コアに関して詳細な評価を行った.試作した冗長複素数乗算器コアは,15,340個のトランジスタから構成され,チップの実効面積が1.87mm×3.20mm,演算時間が12.9nsとなった.LSIテスタによる測定の結果,用意したテストベクトルすべてについて,正常な出力を確認した.本複素数乗算器は,自動合成された従来の複素数乗算器と比較して,チップ面積,配線遅延,消費電力を,それぞれ33.7%,16.9%,18.4%に削減することに成功した. 2.画像認識の前処理として必要になるFIRフィルタリングの高速化を目的として,新たにSW(Signed-Weight)数演算アルゴリズムに基づく再構成型積和演算回路を0.35μmCMOS回路技術により試作し,LSIテスタによる動作確認を行った.従来の構成と比較して,回路規模と演算時間が半減しており,10MHz〜100MHz程度の高サンプリングレートのフィルタリングが実現できることを明らかにした. 3.位相限定相関法のさまざまな応用に関する調査研究を行い,再構成型シグナルプロセッサに必要となる演算能力や機能について検討した.この結果,座標回転演算や除算などについても大幅な高速化が必要であることが判明した.また,具体的な応用の一例として,位相限定相関法に基づく3次元ステレオビジョンのアルゴリズムを開発し,必要となる計算量を評価した.これを実用化するためには,画像サイズが可変の再構成型FFTコアが重要であることが明らかになった. 4.冗長複素数系などのような特殊数系をプロセッサの設計者が積極的に利用可能にするような新しい回路合成手法として進化的グラフ生成手法(EGG)を発案し,乗算器生成実験を通して,その有効性を明らかにした.
|