| 研究課題/領域番号 |
09558113
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| 研究機関 | 埼玉大学 |
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研究代表者 |
高橋 幸郎 埼玉大学, 工学部, 教授 (10124596)
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| 研究分担者 |
石川 清一 日本電気(株), 医療機器事業部, 課長
半田 康延 東北大学, 医学部, 教授 (00111790)
星宮 望 東北大学, 工学部, 教授 (50005394)
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| キーワード | 機能的電気刺激 / カスタム集積回路 / 運動機能再建 / 埋め込み装置 / FES / 体外電力供給 / FPGA |
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| 研究概要 |
現在、機能的電気刺激装置(FES)として、完全埋め込み型FES装置の開発が進められている。これまで試作された埋め込み型FES装置では、回路を小型化するためにデジタル回路部分に、プログラムにより内部論理回路を自由に構成できるFPGAを用いて、50mm×65mm×11mmにまで小型化した。実用化のためには、更なる小型化と低電力化を達成するためにFPGA部分およびアナログ回路部分をカスタムIC化する必要がある。そこで本研究では埋め込み型FES装置のデジタル回路部についてカスタムIC化を試みた。
回路の構成方式には、フルカスタム、スタンダードセル、ゲートアレイと3種類存在する。フルカスタム方式によるチップ設計は、最も集積度が高いが、埋め込み型FES装置では、高集積度を要求されないことから、チップの設計は、設計・製作をにかかるコスト・時間等の点で有利なスタンダードセル方式を採用した。
今回試作したチップは、東京大学大規模集積システム設計教育センター(VDEC)が提供している日本モトローラ株式会社の2層メタル1.2μmCMOSの4.8mm角を用いた。
チップの設計では、スタンダードセル方式による自動配置配線を行った。具体的には、Cadence社の回路入力ソフトを用いて論理回路レベルで設計した回路を入力し、VerilogHDLベースの論理シミュレーションによって論理回路の設計と入力が正しいことを確認した後、配置配線ツールCellEnsembleを用いてセルの自動配置配線を行った。
試作したチップは、セル数452個、ゲート数1347個で構成できた。
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