| 研究課題/領域番号 |
09650383
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| 研究種目 |
基盤研究(C)
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| 研究機関 | 京都大学 |
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研究代表者 |
小野寺 秀俊 京都大学, 工学研究科, 助教授 (80160927)
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| 研究分担者 |
小林 和淑 京都大学, 工学研究科, 助手 (70252476)
VASILY Moshn 京都大学, 工学研究科, 講師 (40243050)
田丸 啓吉 京都大学, 工学研究科, 教授 (10127102)
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| キーワード | 詳細設計 / 物理設計 / 低消費電力化 / 遅延最適化 / 消費電力モデル / 遅延時間モデル / CMOS理論ゲート / 最適化設計 |
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| 研究概要 |
1.CRCπ型負荷を駆動するCMOS論理ゲートの消費電力と遅延時間の解析
素子寸法の微細化が進み、配線負荷に含まれる抵抗成分が動作特性に与える影響が無視できなくなっている。抵抗成分を含む負荷のモデルとして、CRCのπ型回路が実用上十分な精度を与える事が知られている。本研究では、CRCのπ型負荷を駆動するインバータ-の動作特性を解析的に導く手法を明らかにした。回路シミュレーション結果との比較では、貫通電流成分の相対誤差は30%程度以下、遅延時間の誤差は8%程度以下であった。
2.入力端子接続最適化による消費電力と遅延時間の最適化
CMOS論理ゲートに存在する等価入力端子の接続変更により、変更ゲートのみならず変更ゲートを駆動するゲートの消費電力が変化する事を見いだした。これは、接続変更により、変更ゲートの入力容量が変化するためである。この性質を利用して、消費電力と遅延時間を最適化するアルゴリズムを開発した。幾つかの回路に適用したところ、遅延時間は平均7.0%、消費電力は平均3.1%削減できた。
3.ゲート駆動能力最適化による消費電力と遅延時間の最適化
ゲート駆動能力を調整することにより、消費電力と遅延時間を最適化する方法を検討した。本研究では、線形計画問題に最適化問題を定式化し、大局的な解を求める方法について検討した。また、大規模問題を取り扱うために、回路を分割して問題を細分化する方法を検討した。
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