|
ソフトウエアによるコントローラは、H_∞制御など、高次になる場合は速度が下がるため、ハードウエアを採用することがある。この場合、対象に合わせて設計パラメータが変わるので、通常はプログラム可能なASIC(FPGA)を用いる。ところがFPGAはゲート数が少ないため、演算回路の規模を縮小する必要があり、このための最適化に非常に時間がかかる。
そこで、限られた計算資源で論理回路を最適化する技法に基づいて現場でハードコントローラを開発することにより、従来より2桁速いコントローラを実現する手法に関して研究を行った。
具体的には、多倍長演算に基づいて回路を分割し、それを加算器でまとめる方法を用いる。その結果、最適化時間が最低およそ1/5に、回路規模が最低およそ1/4に、どちらも減少することを確認した。実際に、現場で使える開発システムのプロトタイプを構築し、サンプル周波数約300kHzのコントローラを作成できた。これは、DSPを用いるソフトウェアコントローラに比して約30倍速い。実験の次数は2であるが、サンプル時間を支配するのはA/D変換器であるため、20次になっても200kHzを下ることはない。
今年度は、高次の場合は2次のための手法をツリー状に積み上げることで構成することにしたが、次年度へのテーマとして、ツリーの回路規模の問題が残った。高次になったときの回路規模をさらに小さくする手法を、「係数加算」という演算専用の論理最適化法の開発を中心に検討することが、来年度の主な課題である。
|
