| 研究課題/領域番号 |
09650498
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| 研究種目 |
基盤研究(C)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
計測・制御工学
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| 研究機関 | 久留米工業高等専門学校 |
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研究代表者 |
中島 勝行 久留米工業高等専門学校, 電気工学科, 助教授 (00124131)
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| 研究分担者 |
井上 勝敬 大阪大学, 接合科学研究所・加工システム研究部門, 教授 (90029067)
大淵 豊 久留米工業高等専門学校, 電気工学科, 教授 (60141959)
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| 研究期間 (年度) |
1997 – 1998
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| キーワード | ハフ変換 / アルゴリズム / 4元連立漸化式 / FPGA / 高速ハフ変換ハードウェァ |
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| 研究概要 |
事前の基礎研究を基にハフ変換アルゴリズムの検証を行った。このアルゴリズムは、θの微小変化に対する正弦関数値の計算に近似を行なっており、若干の誤差の発生が予想されていた。その誤差計算では、浮動小数点数を用いて最大発生誤差のシミュレーションを行ってきたが浮動小数点数のままこれらのアルゴリズムを回路上に実現することは回路を徒に複雑にし、且つ処理速度の低下が予想されたので、これを小数部付き符号付き固定小数点データとして取り扱うこととした。この場合小数点以下のデータのビット長をいくらに採るかによって計算結果に含まれる誤差が増減する。試行錯誤の結果、先に述べた近似に起因する誤差に比してビット長を少なく採った場合の誤差が十分無視できる程度になるようビット長を決定した。そのビット長は整数部11ビット(符号ビットを含む)、小数部9ビット、合計20ビットとなった。この時のθ軸分割数は402ドット、ρの最大値は568ドット、誤差はθ=π/4で発生し、1.7ドットであった。この数値を基に具体的なハードウェアの策定を行った。論理回路の主たる部分はFPGAで構成することとし、専用のエミュレータを用いアルゴリズムの正当性を検証した。またρ-θ平面1点あたりの変換時間についても概要をつかむことができ論理回路図が確定した。次にFPGAへの書き込み作業を行った。論理回路はハフ変換のρ値を求める4元連立漸化式に対応して、ρ値は4個ずつ同時に発生する。そこでこれらを記憶積算するメモリは中規模のSRAMを4個用意した。このことはハードウェア論理回路のデバッグの時間を短縮すると共に並列分散型計算機を利用するのに有効であった。作成した論理回路は予測通りに動作した。ρ-θ平面1点あたりの変換時間はρ値の発生時間よりもρ値の発生を記憶積算するメモリのサイクルタイムに依存することが明らかになった。結果的にρ値の発生時間はFPGAを選別しρ値1個につき、最高80[ns]以下、θ-ρ平面メモリでの累積加算時間100[ns]を得、システムとしては後者が制限要因となり100[ns/ρ値1個]の処理速度を得た。
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