| 研究概要 |
平成10年度は、平成9年度の成果を受けて、以下の研究成果を得ることができた。
1. マルチスレッド型における入出力システムの評価
マルチスレッド型超並列計算機における入出力機構の評価が、実機を用いてなされた。
2. マルチスレッド型超並列計算機の性能評価
超並列計算機RWC-1を用いて、マルチスレッド型並列計算機の性能評価を行なった。評価は、同期処理機構、パイプライン方式、メッセージハンドリング機構のそれぞれと全体について行なわれ、ベンチマークに対して優れた実効性能をあげることが検証された.
3. 新プロセッサアーキテクチャの提案と初期評価
21世紀のデバイス技術を念頭に置いた、新しいプロセッサアーキテクチャとして、オンチップマルチプロセッサとプロセッサ・メモリ混載型チップのアーキテクチャを考案し、基本設計・初期評価を行なった。今年度は特に、ハイパフォーマンス計算に向いたアーキテクチャとして、プロセッサと高速メモリをLSI内に混載し、大容量記憶として外付けDRAMを用いる方式を検討した。この方式は、高速の内蔵メモリを一時記憶として用いることにより、(1)メモリレーテンシの隠蔽、(2)再利用データの高速処理、という利点がある。
本方式を用いたプロセッサの基本設計を、MIPS R10000を基本として行ない、シミュレータを作成した。さらに、Livermore Kernel,Linpackといったベンチマークで初期評価を行なった。その結果、このプロセッサに多数のスレッドを投入した場合、ほぼ理想的な性能が得られることが示され、将来の100TFLOPS級の超並列計算機のための基礎技術を構築することができた。
4. 超並列計算機向け相互結合網の提案と評価
超並列計算機に向いた相互結合網の方式について検討し、スループットを飛躍的に向上させる新しいパッファ制御方式を提案・評価した。
以上の成果は、欧文論文誌、和文論文誌、学会研究会などに発表され、好評を博している。
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