| 研究概要 |
本年度における研究は,研究計画に従い,以下を行った.
(1) 提案する可変構造アーキテクチャの評価
前年度において提案した動的再構成可能FPGAを,回路記述言語SFLを用いて具体的に設計し,回路合成CADであるPARTHENONを用いて合成した.この結果,例えば,4倍の論理を実現するのに1.4倍程度のハードウエア資源で実現できることが解り,提案するアーキテクチャが,大規模なシステムを小規模のハードウエア資源で実現できることの可能性を示した.また,ニューラルネットワークアルゴリズムを実際に提案するアーキテクチャに実装し,回路の各モジュール毎にシミュレーションを行い,提案アーキテクチャの上での実行を検証した.
(2) 合成アルゴリズムの設計
実際に提案したアーキテクチャに対して,入力として与えられる回路を効率よく高速にマッピングするための合成CADも,アーキテクチャの評価においては重要である.一般にFPGAの合成は,回路記述言語として与えられる入力から,回路分割,配置,配線の順に行われ実際の設定情報が得られる.提案するアーキテクチャでは,動的に回路構成を変更しなければならないため,さらに時間的に回路構成を切り替えるための設定分割を行わなければならないと考える.本年度は,この時間的回路分割問題及び配線問題を取り上げ,それぞれに対する合成アルゴリズムの提案を行った.これらの問題はいずれもNP完全問題に属し,実用規模の大きさの入力に対して最適解を求めるのは困難な問題である.それらの問題に対して,高速に解を求めることができ,最適解とそれほど遜色のない解を求めるアルゴリズムを,ニューラルネットワークアルゴリズムを中心に,その他の近似解法の中からそれぞれの問題に対し適したものを組み合わせて実現した.
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