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ダブルゲートシリコン薄膜トランジスタ(TFT)において上下ゲート両方をドレイン方向にゲ-ドオフセットした構造を提案した。この構造にすることによって、ゲートに印加する電圧をチャンネルのキャリアの誘起に有効に利用することが可能となり、チャネルのキャリア密度を増加させることができる。これによって、オン電流が増加し、トランジスタの電流駆動能力を向上させることができることを報告した。更にオフセット構造とすることによるゲート容量の増加はほとんど無く、スイッチング速度やサブスレッショルド特性に与える影響もほとんど無いことが分かった。またこの構造を用いることによって、上下ゲートのアライメント誤差の影響を少なくすることが出来る可能性を示した。
また、シングルゲートの通常のトランジスタ構造のTFTを試作し、ゲート長0.6μmまでのサブミクロン領域での多結晶シリコン薄膜トランジスタの動作を確認、良好なトランジスタ特性を得た。そして、このTFTを用い、CMOSでの51段のリング発振器を試作を行なった。発振周波数は遅いものの正常動作することを確認した。この作製プロセスでは活性層の多結晶シリコンを堆積後、アルゴンイオン注入によって非晶化し、再結晶化させる方法を用いたが、膜中のアルゴンは結晶化開始までの潜伏時間を大きくし、結晶化速度を低下させるが、デバイスへの影響はほとんど無いことが分かった。このTFTの結果から、ゲート長0.6μのデバイスにおいても良好なトランジスタ特性を得ており、多結晶シリコンTFTのさらなるゲート長の縮小が可能であると期待できる。
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