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LSIにおける動的再構成導入の目的は、回路の再利用によるLSIチップ面積の削減とそれにともなうLSI価格の低減である。回路の再利用は、一般に処理の並列度を損ない、処理速度を低下する。そのため、処理速度を低下せずに回路を再利用する手法を開発し、動的再構成の有効性を確認する必要がある。
そこで本年度は、動的再構成を考慮して信号処理中の演算の実行時刻を決定するスケジューリング手法を検討した。まず、信号処理に普遍的な乗算と加算に注目し、乗算器が複数個の加算機に相互に再構成可能な場合を対象とした。再構成の際には、予め決められた再構成時間が必要であり、再構成中の回路はいかなる演算も実行できないとするモデルを採用した。
演算実行の演算間先行制約関係により、実行完了時間に余裕のない演算は、動的再構成を行なう演算器に割り当てると、再構成に要する時間が原因となって処理速度を低下させる。しかし、演算実行完了時刻に余裕のある加算を、未使用の乗算器を再構成して生成される加算器上にて実行すれば、再構成時間も考慮して演算実行先行制約をすべて満足し、かつ動的再構成によって演算器コストを低減することができる。
以上の考察に基づいて、既存のRange-Chart-Guidedスケジューリング手法を応用して、演算器の再構成時間も考慮して演算実行先行制約をすべて満足し、演算器コストを最小化する演算実行時刻を導出するスケジューリング手法を考案した。
いくつかの信号処理アルゴリズムに適用したところ、動的再構成によって演算器数を削減し、動的再構成を行なわない場合に比べて演算器コストを低減できることがわかり、動的再構成に有効性を確認した。
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