| 研究概要 |
FPGA(Field Programmable Gate Array)は,ユーザーによる動作仕様の設定可能な集積回路として,短期間・低コストのVLSIシステム開発に利用されている.FPGAは,主として論理セル配列とセル端子間配線エリアから構成され,その効率的使用・集積度の向上のためには,端子間配線配置の最適化が非常に重要である.そこで本年度における研究では,昨年度の研究において提案したニューラルネットワークを用いた3段階配線最適化アルゴリズムの性能評価,および,実用化の目処を得ることを目標に研究を推進した.本アルゴリズムは,1)各配線に対する経路候補の抽出,2)貪欲法による各配線の初期配置の探索,3)ニューラルネットワークによる配線の初期配置の改善,の3段階で構成されている.本研究では,まず,提案する3段階アルゴリズムを実装した計算機シミュレー夕を作成し,実際のFPGA上の実装回路を想定して生成した複数の回路例題に対する本アルゴリズムの最適化性能の評価を行った.その結果,提案アルゴリズムは,従来アルゴリズムよりも計算時間を長く必要とするものの,配線配置に必要な総配線長を短くすることができ,同時に必要とする最大チャネル幅を小さくできることが明らかとなった.次に,実際の回路をFPGAに実装した場合における配線配置の最適化性能の評価を行うために,FPGA上で小規模のニューラルネットワークを実現する回路を設計し,その実現可能性を探索した.その結果,提案アルゴリズムによるFPGA上での配線配置の最適化の実用化の目処を得た.
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