| 研究概要 |
今日の大規模集積回路(VLSI)に実装される順序回路に対するテスト生成は,膨大な費用を要する問題である.本研究では,テスト生成処理を効率化,高速化するための並列アルゴリズムを考察し,提案することが目標である.今年度は,効率の良い並列テスト生成アルゴリズムを設計するための基礎研究として,主に,順序回路の構造とテスト容易性・困難性との関係について考察した.
順序回路の中でも,フィードバックのない回路(無閉路順序回路)は,テスト生成容易なクラスとして知られているが,その度合い(テスト生成に要する計算量が,組合せ回路やフィードバックのある順序回路に比べてどれだけ違うか)については明らかでなかった.そこで,無閉路順序回路のテスト生成法について考察し,そのアルゴリズムの提案,計算量の解析を行った.具体的な成果は,以下の通りである.
1.無閉路順序回路に対するテスト生成の可能性として,以下の事実を明らかにした.(1)無閉路順序回路は,その時間展開モデルを作成することで,組合せ回路用のテスト生成アルゴリズムを用いてテスト生成が可能である.(2)一つの無閉路順序回路に対する時間展開モデルは,一般に複数存在する.また,その数は,回路内に存在するホールド機能付きレジスタの数や接続関係に応じて変化する.(3)複数の時間展開モデルの間にはテスト生成に関する被覆関係が存在し,その結果,テスト生成に必要な時間展開モデルは有限個である.
2.いくつかの回路例を用いて上記の性質を確認し,具体的な回路の構造とテスト生成に必要な時間展開モデルとの関係を考察した.
平成10年度では,今年度に得られた成果に基づき,順序回路の並列テスト生成アルゴリズムについて考察する.具体的には,時間展開モデルに対する探索空間とその大きさ,分割可能性を検討し,並列テスト生成アルゴリズムを提案する予定である.
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