| 研究概要 |
本研究はプリント基板やLSIの配線問題において従来の並列計算機による並列自動配線処理方式よりも高速かつ高品位な処理を実現するため,数千台,数万台規模を前提とした単純なプロセッサで構成されるスケーラブルなSIMD型超並列計算機のアーキテクチャの設計と処理アルゴリズムを開発し,FPGAを用いたプロトタイプを試作および性能評価を目的とする.
SIMD型並列計算機による超並列処理を前提とした自動配線アルゴリズムを複数検討した結果,配線遅延を用いた配線処理方式を開発した.本方式は,従来の配線コスト伝搬方式と比較して同等の配線品質を持ちながら,同方式と比較して入出力端子数の削減を可能とし,VLSIチップに対する実装性を向上させたものである.配線遅延を用いた配線処理方式を処理する配線プロセッサのアーキテクチャを設計した.配線プロセッサでは,前進探索ユニット,後進探索ユニット,制御ユニット,入出力ユニットから構成されており,配線処理とデータの入出力処理を平行して行うことが可能である.また,開発された配線処理方式に基づく超並列配線システムの概要を設計した.本システムは,格子状に配置された配線プロセッサにより配線処理する複数の探索ユニット,メインコントローラ,高速メモリシステムを備えたものであり,本研究で開発された伝搬遅延を用いた配線処理方式の特性を効率的に処理可能なものである.
設計したアーキテクチャをFPGAにより評価するため,ハードウエア記述言語であるVHDLによる詳細なハードウエア設計を購入したパソコンシステムを用いて行っている.
平成10年度では,VHDLにより記述されたハードウエアをFPGA上に実装し,数個の探索ユニットを備える評価用のプロトタイプシステムを構築し,評価する予定である.
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