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本研究は、高速化、高集積化、低消費電力化を目標とした新しい集積回路設計のパラダイム「データパスレイアウト優先設計」(DPLD設計)を提案し、特に膨大なデータパス配線をもつRISCプロセッサ設計でその有効性を実証することを目的としている。DPLD設計は、データパスの配線を極力短くするべく、(1)まずデータパスをビット毎に別々のモジュールとして構成し、(2)それぞれを長方形の領域にレイアウトしてから、(3)それらを正方形のVLSIチップ内に配置しようというものである。本年度はFPGA上にプロトタイプとしてごく基本的な16ビットRISCプロセッサを実現し、DPLD設計の有効性を確認するべく研究を行なった。
まずモジュール間にまたがる大域配線数について、DPLD設計と従来の設計とで比較、検討を行なった。この結果、フォワ-ディングが実装されたプロセッサではDPLD設計の方が大域配線数が少なく、効果が期待できることがわかった。これを踏まえ、フォワ-ディングが実装されたプロセッサについてCADENCE社Synergy2.3とXi1inx社Xact5.2.0を用いてFPCAのレイアウト合成を行ない、Xilinx社のFPGA(XC5210PG223)に実装し、消費電力の測定を行なった。DPLD設計についてはデータパス1ビット分のモジュールの縦横比が異なるものを7つ実現し、比較のため従来の設計によるものも実現した。
測定結果より、1ビット分のモジュールの縦横比が1:1のものが消費電力が最も少なく、従来の設計と比較して、データパスでの消費電力が21.7%、総消費電力が10.5%低減した。これにより、消費電力に関してはDPLD設計のFPGA設計への有効性が示された。今後の課題として、動作周波数の向上と、CAD環境の改善が挙げられる。次年度は、セルベースの集積回路設計におけるDPLD設計の有効性を検証したい。
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