| 研究概要 |
現在,大域的なクロックを用いる同期式回路がVLSI上に実装される回路の主流を占めているが,完全同期式回路は様々な観点で限界に達していると言われている.本研究では,同一周期のクロックを必ずしもレジスタに同時に入力することを前提としない準同期式回路によって限界を乗り越えようと試みている.本年度は,高性能準同期式回路をVLSI上で実現するための萌芽的基礎的な技術として以下の成果を得た.
1.クロックスケジュール実現技術:
ゼロスキュー・クロック配線に関する様々な技術を基に配線アルゴリズムを考案し,Elmore遅延モデルのもとで各レジスタに指定時刻にクロックを配送するとこが可能であることを実験により確かめた.
2.クロック配線駆動レイアウト手法:
クロック分配に必要なコストを削減するために,最適クロック配線を仮定し,そのもとで回路レイアウトの最適化を試みる手法を提案した.実験により,クロック周期,信号配線長は完全同期式回路とほぼ同等であるが,クロック配線長が大幅に消滅できることを確かめた.
次年度は,クロック周期,クロック配線長等を考慮したクロックスケジュールの設定方法,そこで得られたクロックスケジュールにより適応したクロック配線法,レイアウトまで考慮した準同期式に適した回路の合成法の開発を目指す.また,実験モデルを精密化しより厳密な考察をするとともに,実際のVLSIチップ上での準同期式回路の実現を視野に入れ研究を継続する予定である.
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