| 研究概要 |
マイクロプロセッサやDSPなど主に演算処理行うハードウエアにおいては、加算器の演算速度がシステム全体の性能にもっとも大きな影響を与えると考えられる。従来の同期式システムに用いられている加算器では、最大遅延の削減により処理速度の改善を行っている。そのため加算器の性能向上が極一部の最大遅延を生じる演算により制約されてきている。これに対して、本研究では平均的な演算速度向上を狙う疑似非同期方式に基づき、新たな終了予測加算器の提案を行っている。
提案した終了予測加算器は疑似非同期方式に基づきながらも、キャリー伝搬パスを中断することなく演算することが可能で、さらに加算動作の終了と同時に完了信号を出力できるようにすることで、非同期方式同様に入力データを依存する平均動作速度での演算を可能にしている。本加算回路方式は、高速クロックで駆動されるシフトレジスタを用い、演算終了時間を表す最大連続キャリー伝搬距離を加算操作と並列に計算し、その結果を終了信号として出力する方式である。この方式は、これまでに設計した終了検出加算器と比較して、演算終了の予測制度を向上させるとともに、演算終了予測に要する時間の短縮を実現しており、システム全体の性能向上が期待できる。
本加算方式の検証を行うため、RCA(Ripple Carry Addre),BCLA(Binary Carry Lookahead Adder)の2種類の加算回路に対して本終了予測回路を付加した加算器の設計を行い、従来の同期式に基づく加算器と比較して、平均演算速度においてそれぞれ66%,20%の速度向上が達成することが分かった。さらに、マイクロプロセッサへの応用を検討するために、疑似非同期式マイクロプロセッサの設計を行った。
また、本終了検出型加算器の実用化のために、LSI IP(Intellectual Property)化を目指したマクロブロックの設計を行っている。
|
