| 研究概要 |
本研究では、従来の同期回路方式と比較して小さいハードウェアで平均的に処理速度の改善を目指した擬似非同期回路方式の提案と、その実現に向けた演算回路方式の検討を行なっている。
擬似非同期方式において、演算器において演算完了信号に基づき次段へのデータの受け渡しが行なわれるが、従来演算完了信号は演算終了後に生成されているため、演算か終了してからデータの受け渡しまでに時間を要するものとなっていた。そこで本研究においては、演算が終了すると同時に完了信号が生成できるように、演算途中において演算完了を予測する終了予測型加算方式の検討を行なった。本加算方式を、RCA(Ripple Carry Addre),BCLA(Binary Carry Lookahead Adder)の2種類の加算方式に付加した加算器の設計を行い、従来の同期式に基づく加算器と比較して、平均演算速度においてそれぞれ66%,20%の速度向上が達成することが分かった。また、本終了検出型加算器の実用化のために,LSI IP(Intellectual Property)化を目指したマクロブロックの設計を行っている。
また、入出力およびチップ内部のバスにおけるデータ符号化による消費電力削減方式の検討を行った。本データ符号化方式は、消費電力削減の効果はあるが、データ転送に遅延を生じることから通常の同期回路方式においては適用の際にデータ遅延から生じる問題を解決する制御が不可欠であった。しかし、非同期回路方式及び擬似非同期回路方式においては、もともと各ブロックでの遅延時間が可変であるという前提でシステムが構築されるため、バスなどのインターフェース部分での遅延時間がそれほど深刻では無い。
そこで本年度は、従来のバスでドライバ回路のみを入れ替えることで利用することを目指して冗長ビットを使用しない符号化方式の検討を行った。本符号化方式は、ある時点でそれまでに送信されたデータを統計的に処理し、次に送信するデータの符号語を決定する方式で、冗長ビットを使わない方式でありながら、信号遷移数を最大20%程度削減することが可能であることが分かった。
|
