| 研究課題/領域番号 |
10480058
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| 研究種目 |
基盤研究(B)
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| 配分区分 | 補助金 |
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| 応募区分 | 一般 |
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| 研究分野 |
計算機科学
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| 研究機関 | 北陸先端科学技術大学院大学 |
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研究代表者 |
日比野 靖 北陸先端科学技術大学院大学, 情報科学研究科, 教授 (10251969)
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| 研究分担者 |
丹 康雄 北陸先端科学技術大学院大学, 情報科学センター, 助教授 (90251967)
MIYAZAKI Jun Japan Advanced Institute of Science and Technology School of Information Science, Research Associate (40293394)
YOKOTA Haruo Tokyo Institute of Technology Graduate School of Information Science and Technology, Associate Professor (10242570)
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| 研究期間 (年度) |
1998 – 2000
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| キーワード | 計算機アーキテクチャ / パイプライン / マルチスレッド / ウェーブパイプライン / MOSデバイス / CMOS / 遅延 / 配線遅延 / delay balancing / low power comsumption |
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| 研究概要 |
比例縮小により、MOSデバイスのスイッチング時間は短縮されるが、配線遅延時間は一定で変わらない。この問題を打開し数10〜数100ギガヘルツオーダの動作周波数を達成するための超パイプライン構造のプロセッサ・アーキテクチャを確立することを目的し研究を進めた。
このため、独立した複数スレッドからパイプラインに命令を投入することにより、ハザードの発生を回避できるマルチスレッド型パイプラインプロセッサを採用した。このパイプラインでは、ステージ間にフィードバックがない。この性質を利用すると、パイプラインをウェーブパイプラインとするこができる。ウェーブパイプライン動作では、ステージの最大遅延時間ではなく、最大遅延と最小遅延の差で、動作周波数が決定する。プロセッサの動作周波数を向上させるためには、遅延差を短縮する遅延均衡アルゴリズムが重要となる。
成果報告書は以下の8部から構成される。
1.マルチスレッド型ウェーブパイプラインプロセッサ
2.キャッシュのパイプライン化による動作周波数の向上
3.回路分割による遅延均衡アルゴリズムの改善
4.可変スレッドプロセッサの評価
5.配線構造の最適化による遅延改善効果
6.マルチスレッドプロセッサ向きの高スループットメモリシステム
7.高位設計工程からの遅延均衡法の改善
8.ウェーブパイプライン動作を導入した低消費電力設計法の確立
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