| 研究概要 |
3次元MOSデバイスを用いた超高性能3次元集積回路に関する研究として、昨年度までの研究成果を発展させて,本年度は、下記の事を行った.
(1)3次元型高集積メモリの提案
本研究で提案してきた3次元集積回路の設計指針に基づき,Stacked-Surrounding Gate Transistor(S-SGT)DRAMを提案した。このメモリは,複数のSGT型セルを垂直に積み上げることにより形成される。そして,このS-SGT DRAMは,新しい三次元階層型メモリアレイ技術によって実現されている。4セルを積層したS-SGT DRAMは、従来12F^2必要であったセル毎の面積を1.44F^2までに縮小可能であることを示した。以上より,三次元階層型メモリアレイ技術が,将来の大容量DRAMに適していることを定量的に明らかにした。
(2)3次元高集積メモリのデザインに関する研究
本研究ではStacked-Surrounding Gate Transistor(S-SGT)DRAMのプロセスデザインを提案し、プロセスシミュレーションを用いてその有効性を実証した。今回のプロセスによリ2セルを積層したS-SGT DRAMは、従来型SGT DRAMの50%となる1セルあたり2.4F^2のセル占有面積を実現した。以上により、更なる高集積化が必要となる将来の大容量DRAMに適した、S-SGT DRAMのプロセスデザインを示した。
(3)総括
今まで行ってきた(I)SGT型3次元MOSトランジスタ及び基本回路の設計,(II)3次元集積回路固有の設計手法の研究,(III)3次元型高集積メモリの提案,及び,その解析を総括して,SGT型3次元MOSトランジスタ及び基本的な3次元集積回路の設計方針を系統的に明らかにした。
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