|
桁数の非常に大きいバイナリデータをリアルタイムで高速演算処理するためのVLSI技術として、けた上げの連鎖伝播遅延を解消できる冗長表現多進数演算における新しい演算・復合のための高速処理機能を実現し、ニューロ、ファジィなどのアナログノンリニアな柔らかい情報を取り扱う演算処理において、入力連続量を多数桁の冗長符号表現された多進数のディジタル値に変換し、高速かつ高精度に処理する新しいディジタル信号処理回路の実現を目指した。
平成10年度は、高基数化や非冗長2進数系への復合処理で優れた正の最小冗長表現多進PD(PositiveDigit)数による加減算の基本算術演算アルゴリズムを確立し、電流モードCMOS構成による新しい高速並列処理加減算回路、5値4進PD数表現したファジィグレード間の電流モードによる判別処理、基本論理演算、MAX/MINなどのファジィ演算処理回路などの実現した。
平成11年度は、電圧モードディジタル回路による実現を目的として、複数ビットの2進化数で冗長多進PD数を表現する並列処理加減算・乗算手法を提案した。すなわち、非冗長プロセッサとの接続が容易で、高精度で高速なディジタル信号処理が可能な組合せ論理演算を用いた電圧モードCMOS構成2進化冗長6値4進PD数および4値2進PD数加減算回路の実現した。さらに、桁上げ先見加算機能を利用した非冗長2進数復号アルゴリズムにより新しい復号回路を実現した。
そして、0.5μmCMOSプロセスに準拠した電圧モードCMOS回路の回路シミュレーションによって、演算処理時間がデータビット長に由らず約3ns一定となり、高速演算が達成されることを明らかにした。これにより、入力変数に対する並列、分散処理演算がコンパクトなアナログ回路により等価ディジタル演算が実現でき、アナログ的な演算誤差が解消され、信号の通過段数を増やすことなく演算精度が飛躍的に向上できるものと期待される。
|
