| 研究概要 |
本研究は,システムを複素化および超複素化することにより高度並列ディジタル信号処理の実現をめざして研究するものである,本年度は,前年度に引き続いて,複素信号処理プロセッサの複素乗算ユニットについて研究を行ない,以下のような成果が得られた.
・複素演算用の演算ユニットとしては,桁上げ伝搬のない回路を構成でき高速な複素演算回路が実現できるなどの特徴から,冗長数系に基づくものがこれまでに提案されている.本研究では,この演算回路に前年度の成果である複素乗算による実演算手法を用いることまず検討した.しかしながら,従来のままの冗長数系に基づく複素演算ユニットでは,実部桁と虚部桁において重みが異なるなどの理由により,実演算処理においては必ずしも最大の性能を発揮できる構成をしていないことが分かった.そこで本研究では,実部桁と虚部桁とで共通の重みをもつ冗長複素数表現を考え出し,この表現に基づく二種類の部分積生成回路を導出した.特に今年度は,この部分積生成回路を用いたた複素演算ユニットの構成法に重点的に取り組み,有効な構成法の開発に成功した.
・初年度の成果として得られている複素乗算器を用いた実乗算の高速計算手法である4オペランド実積和演算の有効度を高めることに成功した.すなわち,ディジタル信号処理アルゴリズムの実現形態として多用されているディジタルラティスフィルタを4オペランド実積和演算により複素信号処理プロセッサ上で実現する方法を見いだした.
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