| 研究課題/領域番号 |
10680335
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| 研究機関 | 東京大学 |
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研究代表者 |
中村 宏 東京大学, 先端科学技術研究センター, 助教授 (20212102)
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| 研究分担者 |
南谷 崇 東京大学, 先端科学技術研究センター, 教授 (80143684)
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| キーワード | プロセッサアーキテクチャ / メモリ階層 / 科学技術計算 / ハイパフォーマンスコンピューティング |
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| 研究概要 |
本研究では、大規模科学技術計算の高速処理に必須な極めて高いメモリシステムのスループットを、集積度の向上を頼りにプロセッサチップ上のメモリを増やすことで確保する、メモリ混載型のマイクロプロセッサの実現を目指す。具体的には、プロセッサチップ上に、従来のハードウェア制御のキャッシュ以外に、ソフトウェアでデータのアロケーションとリプレースが制御可能なアドレス指定されたメモリをも実装することを提案する。
本年度は、提案するプロセッサのシミュレータを開発し性能評価環境をまず整備した。本シミュレータは、プロセッサが搭載する演算器の数・レーテンシ・リピートレート、およびチップ上の記憶であるオンチップメモリとキャッシュ、及びオフチップ主記憶のスループット・レーテンシをパラメータとして変化させることができるものである。次に、このシミュレータを用いて、簡単なベンチマークとして行列積計算、さらに物理学上の実アプリケーションとして量子色力学と重力流体力学の計算を対象に、提案手法の性能を評価した。その結果、キャッシュだけ用いる従来のプロセッサと比較して、データのアロケーションとリプレースを指定可能という特徴をもつ提案するプロセッサは、オフチップメモリトラフィックを低減することができ、またレーテンシが大きい場合でも高い実効スループットを維持できるため、高い実効性能を達成できることがわかった。例えば、オフチップメモリアクセスレーテンシが40サイクルのとき、量子色力学問題で約2.7倍の高速化、重力流体力学問題でも1.7倍の処理の高速化が達成できた。また、将来の半導体の集積度の向上によりプロセッサの演算能力が高まった場合にはさらにこの性能上の優位性が拡大することもわかった。以上より、提案するアーキテクチャは大規模科学技術計算において有効であり、将来の技術動向を踏まえると今後もさらに有効となることが示された。
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