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本研究ではSDIモデルに基づく非同期式制御回路の設計アルゴリズムを提案して、高速な非同期式制御回路を設計するための設計支援ツールの開発を目的とする。本年度は以下の成果が得られた。
1. 演算やレジスタ間転送処理の依存関係を有向グラフで表した仕様記述である依存性グラフからSDIモデルに基づく制御回路を設計する手法の概要を提案した。この設計手法は、依存性グラフに対して“SDI変換"の操作を行ない、グラフのノードを回路モジュールにマッピングしてSDI回路を得るものである。シミュレーションによって提案手法による速度性能向上について評価を行ない、既存手法に比較しての制御オーバーヘッドの低下は最大で47%であった。
2. 非同期式制御回路の仕様記述表現として多く研究されているSTGからSDIモデルに基づく制御回路を設計する手法の概要を提案した。この設計手法は、STGによる記述仕様からQDIモデルに基づく制御回路を設計する手法をベースとするものである。
データパス回路の遅延情報を利用して什様STGに因果関係を追加してQDIモデルに基づく回路を生成する。生成された回路の回路構造に着目して、遅延情報を考慮すると冗長と考えられる論理素子入力を削減する。これによりSDIモデルに基づく制御回路が得られる。シミュレーションによって提案手法による速度性能向について評価を行ない、既存手法に比較して約57%の制御オーバーヘッドの低下を確認した。
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