|
本研究では、単電子トランジスタ(SET)とCMOS集積回路を組み合わせた新たな情報処理回路の実現を目指している。本研究で用いる室温動作シリコンSETは、幅3nm以下の極狭シリコンナノワイヤ(SiNW)チャネル中に形状揺らぎ起因の高いトンネル障壁によって形成された電荷島を有する。しかし、そのような極狭NWチャネルの作製難易度は高く、回路応用上必須となるSETの歩留まり改善の障害となっている。
従来の素子作製プロセスでは、電子ビームリソグラフィー(EBL)とドライエッチングで幅25nm以上のNWを形成し、それを長時間の等方性ウェットエッチングにより5nm程度まで狭細化していたが、エッチングレートの不安定性によりNWが消失する危険性が大きかった。本研究では、EBLの最適化により幅15nm以下のNWの直接形成を実現し、ウェットエッチングの必要時間を大幅に低減した。これにより、素子作製プロセスの制御性向上および簡略化が達成され、歩留まり改善への障害を1つ取り除くことに成功した。
また、本研究では最終的にSETとCMOSを1チップに集積して回路動作を実証することを目指すが、その前段階として外部ファウンドリに委託して製造したCMOSチップをSETチップと組み合わせて回路動作を実証することを試みる。そのためにミックストシグナルCMOS回路設計環境を新規に構築し、別チップ上のSETの微小な出力電流を測定するためのチップを設計・試作した。
|
