| 研究課題/領域番号 |
10J07824
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| 研究機関 | 東京大学 |
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研究代表者 |
鈴木 龍太 東京大学, 大学院・工学系研究科, 特別研究員(DC1)
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| キーワード | 半導体 / 集積回路 / シリコン / 単電子トランジスタ / CMOS |
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| 研究概要 |
単電子トランジスタ(SET)は、その究極的な微細化の可能性や特徴的な特性を生かした回路応用が期待されているが、室温で動作するためには数nm程度の微細なドット構造が必要であり、現状ではその歩留まりは極めて低く、特性ばらつきは極めて大きい。本研究では室温動作SETの歩留まりと特性ばらつきを改善するとともに、特性ばらつきがあっても動作するような情報処理回路を提案し、その動作実証を目指している。
回路応用に適するシングルドットSETの歩留まり向上のためには最適なチャネル方向・キャリア極性の採用、電子ビームリソグラフィによるシングルドット構造を有するチャネルの直接的形成が必要であり、本年度ではこれらの点について素子作製プロセスの改良を行った。n型とp型の2組のソース/ドレインを1つのNWチャネルで共通チャネルSETを試作し、チャネル方向とキャリア極性の違いがSETの特性に与える影響を調査。最適なチャネル方向とキャリア極性を選択することにより、クーロン振動ピーク電流値・位置のばらつきが比較的小さいシングルドット的特性をもつSETを1チップに複数集積することができた。一方、直接的に形成したシングルドット構造のチャネルを有する素子はチャネルが断線しているものが多く、SETの歩留まり向上を確認するまでには至らなかったが、断線していない数少ない素子の中に非常に明瞭な振動を示す素子が見つかった。
また、本研究の目的を達成するためには、SETと同一チップ上に良好な性能のCMOS回路を集積する必要があるが、従来の室温動作SET作製プロセスでMOSFETを集積した際には寄生抵抗が大きくなり、またノーマリオン動作となるため、それらを用いて構成したCMOS回路の性能が著しく劣化する。これを回避するべくSET作製プロセスの改良を行い、SETと同一チップ上にゲート長相応の性能を示す各種論理ゲートを集積することに成功した。
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| 現在までの達成度 (区分) |
現在までの達成度 (区分)
3: やや遅れている
理由
震災に伴う電力不足によりクリーンルームの装置の稼働率が低下し、素子の試作を本来予定していた回数行うことが出来なかった。
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| 今後の研究の推進方策 |
本年度で達成が遅れている、素子の試作を重点的に行い、回路応用に堪えうるSETの更なる歩留まり向上を目指す。また、素子試作の遅れによって回路応用に堪えうるSETが存在しなかったために行えなかった回路の動作実験も来年度では行う。
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