キュービックインテグレーション技術を用いたウェーハスケール並列処理システムの試作

1999 年度 実績報告書

• 研究課題/領域番号: 11355015
• 研究種目: 基盤研究(A)
• 研究機関: 東北大学
• 研究代表者: 小柳 光正 東北大学, 大学院・工学研究科, 教授 (60205531)
• 研究分担者: 羽根 一博 東北大学, 大学院・工学研究科, 教授 (50164893) ; 江刺 正喜 東北大学, 未来科学技術共同研究サンタ?, 教授 (20108468) ; 中村 維男 東北大学, 大学院・情報科学研究科, 教授 (80005454) ; 宮川 宣明 冨士ゼロックス株式会社, 総合研究所, 主幹研究員 ; 栗野 浩之 東北大学, 大学院・工学研究科, 講師 (70282093)
• キーワード: 3次元集積化技術 / 並列処理 / ウエーハレベルインテグレーション / システムオンチップ / ウエーハ張り合わせ技術 / マイクロバンプ / 半導体技術 / LSI集積化技術

研究概要

キュービックインテグレーション技術を用いたウェーハスケール並列処理システムを試作する上で最も重要となる3次元集積化技術の開発を中心に研究を進めた。三次元集積化技術は埋め込み配線形成技術、ウェーハ薄層化技術、バンプ形成技術、位置合わせ技術、ウェーハ張り合わせ技術の5つの要素技術からなる。今年度これらについて詳細検討を行った。さらにこれら要素技術を用いて積層テスト回路を試作、この回路が良好に動作することを確認した。
今年度はウェーハスケール並列処理システムを実現する上で特に重要となるウェーハレベルの張り合わせ技術について進展があった。ウェーハの張り合わせ強度を高め、信頼性、歩留まりを改善するためにはウェーハ全面で接着する必要がある。このため我々は接着剤の真空注入法という方法を採用した。実験を進めたところバンプによる2枚のウェーハの仮止めだけでは充分な電気的接触を得られないことが分かった。この改善のため接着剤注入時に上下のウェーハをジグで両側から押さえつけ、そのまま接着剤を注入硬化させたところ、大幅に歩留まりを改善することが出来た。
さらにこの技術を使ってテスト回路として2層からなる光センスアンプ回路を試作した。今回試作したテスト回路では上層に光センサーとしてフォトダイオード、その下層にセンスアンプ回路を形成した。上層のフォトダイオードと下層のセンスアンプ回路とは埋め込み配線、バンプを介して接続されている。上層のフォトダイオードと下層のトランジスタを用いた二層の光センスアンプ回路を試作したところ、光の入力強度に応じた出力電圧を得ることができており、光センスアンプ回路として良好に動作することを確認できた。このようにキュービックインテグレーション技術を用いたウェーハスケール並列処理システムを実現するための3次元集積回路技術を確立することに成功した。

研究成果

• [文献書誌] Mitsumasa Koyanagi: "Three-Dimensional Wafer Level Packaging and System Integration Technology"International Packaging Strategy Symposium(IPSS). (1999)
• [文献書誌] 小柳 光正: "ウェーハレベルの3次元化"(社)エレクトロニクス実装学会セミナー. (1999)
• [文献書誌] 小柳 光正: "三次元実装でシステムLSIを"月刊 Semiconductor World 11月号. 11月号. 68-72 (1999)
• [文献書誌] H.Kurino,K.Sakuma,T.Nakamura,D.Kawae,K.W.Lee,M.Koyanagi: "Three-Dimensional Integration Technology for Highly Parallel Image Processing Chip"International Symposium on Future of Intellectual Integrated Electronics (ISFIIE),. 175-181 (1999)
• [文献書誌] K.W.Lee,K.Sakuma,N.Miyakawa,H.Itani,H.Kurino M.Koyanagi 他1人: "Three-Dimensional Integration Technology for Highly Parallel Image Processing Chip"The Electrochemical Society 1999 Joint International Meeting. Abstract No.962. (1999)
• [文献書誌] K.W.Lee,T.Nakamura,N.Miyakawa,K.T.Park,H.Kurino,M.Koyanagi 他3人: "Development of the Three-Dimensional Integration Technology for Highly Parallel Image Processing Chip"Extended Abstracts of the 1999 Conference on Solid State Devices and Materials. 588-589 (1999)
• [文献書誌] H.Kurino,K.W.Lee,N.Miyakawa,K.T.Park,K.Y.Kim,M.Koyanagi 他5人: "Intelligent Image Sensor Chip with Three Dimensional Structure"The International Electron Devices Meeting. 879-882 (1999)
• [文献書誌] K.W.Lee,T.Nakamura,K.T.Park,K.Y.Kim,H.Kurino,M.Koyanagi 他3人: "Development of Three-Dimensional Integration Technology for Highly Parallel Image-Processing Chip"Jpn.J.Appl.Phys. Vol.39 No.4B(印刷中). (2000)