キュービックインテグレーション技術を用いたウェーハスケール並列処理システムの試作

2000 年度 実績報告書

• 研究課題/領域番号: 11355015
• 研究機関: 東北大学
• 研究代表者: 小柳 光正 東北大学, 大学院・工学研究科, 教授 (60205531)
• 研究分担者: 羽根 一博 東北大学, 大学院・工学研究科, 教授 (50164893) ; 江刺 正喜 東北大学, 未来科学技術共同研究センター, 教授 (20108468) ; 中村 維男 東北大学, 大学院・情報科学研究科, 教授 (80005454) ; 宮川 宣明 富士ゼロックス(株), 総合研究所, 主幹研究員 ; 栗野 浩之 東北大学, 大学院・工学研究科, 講師 (70282093)
• キーワード: 3次元集積化技術 / 並列処理 / ウェーハレベルインテグレーション / システム オン チップ / ウェーハ張り合わせ技術 / メモリー / 半導体技術 / LSI集積化技術

研究概要

本年度は昨年度の成果を踏まえて3次元集積化技術の開発(1)と早期にシステム動作を検証するために従来型のLSIを用いた共有メモリー型並列計算機システムの試作(2)を行なった。
1.3次元集積化技術の開発(3次元共有メモリー)
キュービックインテグレーション技術を用いたウェーハスケール並列処理システムを試作する上で要である3次元集積化技術の開発を昨年度に引き続き行った。とりわけ本年度は実際に3次集積化技術を用いて共有メモリー回路の試作、検討を進めた。DRAMを製作したLSIを3層積層化して各層を垂直配線により接続、各層におけるメモリー動作及び層間で信号の授受を確認した。その結果を半導体デバイス分野で最も権威ある国際会議であるIEDM(International Electron Device Meeting開催地サンフランシスコ)において報告した。
2.共有メモリー型並列計算機システムの試作
本研究課題で提案する並列処理システムの動作検証を早期に行うためにベンチャー企業と協力して共有メモリーシステムをネットワークの中核に据えた並列処理システムを試作した。本試作においては共有メモリーは従来型のLSI(ASIC)で製作されている。このシステムは内部クロック66.67MHz、外部133.3MHzのダブルデータレートで8台のCPUを一台の共有メモリーに接続することが可能である。また共有メモリー同士も相互に分岐型に接続、さらに多数のCPUをネットワーク接続することが可能となっている。従来型の高価な高速スイッチングハブを用いたシステムと比較しても安価に2Gbytes/secを超える転送速度を可能としている。現在、この結果を元に実用化の検討を進めている。

研究成果

• [文献書誌] K.W.Lee,T.Nakamura,K.Sakuma H.Kurino,M.koyanagi and et al.: "Development of Three-Dimensional Integration Technology for Highly Parallel Image-Processing Chip"Japanese Journal of Applied Physics. 39. 2473-2477 (2000)
• [文献書誌] K.W.Lee,T.Nakamura,K.Sakuma H.Kurino,M.Koyanagi and et al.: "Intelligent Image Sensor Chip with Three Dimensional Structure"ITE Technical Report. 24. 35-40 (2000)
• [文献書誌] M.Koyanagi: "Progress of Three-Dimensional Integration Technology"Ext.Abst.the 2000 Int.Conf.on Solid State Devices and Materials. 422-423 (2000)
• [文献書誌] K.W.Lee,T.Nakamura,Y.Yamada,K.T.Park,H.Kurino and M.Koyanagi: "Deep Trench Etching in SOI Wafer for Three-Dimensional LSIs"Ext.Abst.the 2000 Int.Conf.on Solid State Devices and Materials,. 424-425 (2000)
• [文献書誌] H.Kurino,Y.Nakagawa,K.W.Lee,T.Nakamura,M.Koyanagi and at el.: "Smart Vision Chip Fabricated Using Three Dimensional Integration Technology"Neural Information Processing Systems 2000. (2000)
• [文献書誌] K.W.Lee,T.Nakamura,T.Ono,K.T.Park,H.Kurino,M.Koyanagi and at el.: "Three-Dimensional Shared Memory Fabricated Using Wafer Stacking Technology"IEEE International Electron Devices Meeting IEDM 2000. 165-168 (2000)