| 研究概要 |
本研究では、従来のSiCMOS技術の性能トレンドを格段に進展させるため,SiGeをソース・ドレイン層,ゲート電極,および,チャネル部に導入し,かつ,薄膜SOI(Silicon on Insulator)を用いてCMOS集積回路の超低消費電力・高速化を図ろうとするものである.
本年度は,その第一段階として,歪SiGe層を埋め込みチャネルとするSi/SiGeヘテロ構造を導入したバルクSi pMOSFETを試作し,通常構造の2倍以上の相互コンダクタンスが得られ,SiGeをチャネル部に導入することの有効性を確認した.しかし,Ge比率に依存したある値以上のSiGe層厚にすると、SiGe膜厚の増大に伴ってMOSFETのドレインリーク電流が増大することがわかった.表面生成電流の評価やドレインリーク電流の温度依存性評価などから,その原因がゲートとドレイン層のオーバーラップ領域における,ゲート酸化膜界面準位を介したバンド間トンネル電流に起因していることを明らかにした.このドレインリーク電流が発生し始めるSiGe膜厚は,所謂,結晶中に転位欠陥が発生する臨界膜厚に近い値であることから,SiGe層の歪緩和に伴う何らかの欠陥が発生し,SiGe層の上部にあるSi層,および,さらにその上部のゲート酸化膜の品質に対して影響を及ぼし,デバイス特性に悪影響を及ぼしていることが明らかになった.この結果は,デバイス構造設計する際の重要な指針となる.
また,薄膜SOIを適用する場合に課題となるソース・ドレイン層の寄生抵抗を低減するために,SiGe層をソース・ドレイン層上に低温エピタキシャル成長させて,せり上げ構造とする研究を行い,550℃という低温でドープトSiGe層を成長させることが可能となった.しかし、ゲート電極とソース・ドレイン層間にリーク電流が発生していることが判明し,今後,プロセスの改良を図る予定である.次年度以後では,さらに,SiGeのゲート電極への導入,および,SOI MOSFETのチャネル部への導入を検討予定である.
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