| 研究概要 |
本研究では,従来のSi CMOS技術の性能トレンドを格段に進展させるため,SiGeをソース・ドレイン層,ゲート電極,および,チャネル部に導入し,かつ,薄膜SOI(Silicon on Insulator)を用いてCMOS集積回路の超低消費電力・高速化を図ろうとするものである.
本年度は,(1)歪SiGe層を埋め込みチャネルとするSi/SiGeへテロ構造を導入したバルクSi pMOSFETを用いて,今後のアナログ応用で重要となる低周波雑音特性の検討,(2)ボロンドープSiGeからの拡散による,不純物濃度分布が急峻で極浅ソース・ドレイン(S/D)層を有する0.1μmゲート長のせり上げS/D構造pMOSFETの試作,を行なった.
(1)については,広範囲なGe比率とSiGe層厚を有するデバイスを用いて検討し,通常SiチャネルMOSに比べて低雑音化できることを明らかにした.また,雑音評価の際,特定のバイアス条件にして,主に,SiGeチャネルにキャリアを流し,SiGe/Siヘテロ界面品質を雑音特性から評価できることを明らかにした.この際の雑音特性のGe比率およびSiGe膜厚依存性は,MOSFETの最大相互コンダクタンスの振舞いとよく対応した.また,SiGeをSOIに導入する前段として,SOI MOSFETの雑音特性も検討した.部分空乏型では基板浮遊効果に起因するローレンツ型の雑音が見られる.この雑音はバイアス条件によっては完全空乏(FD)型でも見られるが,基板電圧を印加するなどして強いFD型にすると抑制できる.
(2)については,長チャネルとの閾値電圧差が0.1V程度と小さく,極浅S/Dによる短チャネル効果抑制に有効であることがわかった.また,チャネル領域の不純物濃度は一定で,不純物分布の最適化は行っていないものの,2V電源でドレイン電流320μA/μmが得られ,極浅S/D層の寄生抵抗が低く抑えられていることも確認した.
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