研究概要 |
本研究では,従来のSi CMOS技術の性能トレンドを格段に進展させるため,SiGeをソース・ドレイン層,ゲート電極,および,チャネル部に導入し,かつ,薄膜SOI (Silicon on Insulator)を用いてCMOS集積回路の超低消費電力・高速化を図ろうとするものである. 本年度は,(1)アナログ応用において重要となる低周波雑音に関して,SOI構造を用いたときに現れるローレンツ型過剰雑音に及ぼすホット・キャリア・ストレスの影響について検討し,さらに,(2)SiGe/Siヘテロ界面準位の評価方法を確立した. (1)ボディ浮遊SOI MOSFETにおけるローレンツ型過剰雑音がホット・キャリア・ストレスによって不安定になることを始めて見出した.完全空乏型SOI MOSFETでは,この過剰雑音はホット・キャリア・ストレスによって抑止される.このような効果は,部分空乏型SOI M0SFETでは顕著ではないが,ストレス後に,過剰雑音スペクトルの特性周波数のシフトが生じる.これらの現象は,ホット・キャリア・ストレスによって発生した界面準位による基板浮遊効果の抑制によって生じていることを明らかにした. (2)キャリア移動度の向上のため,チャネル部にSiGe/Siヘテロ構造を導入した場合,このヘテロ界面の品質が,デバイス特性に大きな影響を及ぼすことは明らかであり,SiGe/Siヘテロ界面の電気的品質評価は極めて重要である.しかし,このようなヘテロ界面の界面準位密度を測定する手法はこれまで報告例が見当たらない.低温におけるチャジポンピング法を用いることで,このヘテロ界面準位密度を直接測定できることを見出し,SiGe/Siヘテロ界面準位密度の評価法を確立した.
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