| 研究分担者 |
岩井原 瑞穂 九州大学, 大学院・システム情報科学研究院, 助教授 (40253538)
山下 雅史 九州大学, 大学院・システム情報科学研究院, 教授 (00135419)
村上 和彰 九州大学, 大学院・システム情報科学研究院, 教授 (10200263)
伊達 博 , 財団法人・九州システム情報技術研究所, 研究員
澤田 直 九州大学, 大学院・システム情報科学研究院, 助手 (70235464)
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| 研究概要 |
提案しているBISTと外部テストを組み合わせたコアベースシステムLSIの機能テスト手法であるCBETを改良し,その実用化に対する新たな提案を行った.また,コアベースシステムLSIの性能検証・テストに関する理論的な考察を行った.
1)BISTと外部テストを組み合せた効率的なコアベースシステムLSIの機能テスト手法として開発しているCBET(BISTと外部テストを組み合わせたテスト手法)の実用化を目指し,複数のテストバスをコア同士が共有し,かつテストパタンの入出力時間やテスト用のピン数を最小化する問題を定式化し,その解決法を与えた.これは,今後のシステムLSIのテストコストを削減するうえで重要な知見である.
2)CBETを適用する各コアに対するBISTと外部テストの組み合わせ方について,統計的な解析を行い,総テスト時間を最小とする組み合わせ求め方を与えた.さらに,コアのテスト時間を短縮するための可制御点や可観測点の挿入法についても検討を行なった.
3)製造段階でのばらつきを考慮したコアやシステムの性能検証・テスト手法として,素子や配線の遅延時間のばらつきが統計的な確率分布として与えられる場合の回路全体の遅延時間の確率分布を求める方法について議論し,近似的にその上下限を見積もる手法を開発した.
4)プロセッサコアを含むシステムLSIの性能検証の手法として,標準的なデータパス幅に対するサイクルベースシミュレーションを基準として,シミュレーションにおけるメモリアクセスパタンを解析することでデータパス幅を変化させた場合の性能を効率良く見積もる方法を提案し,プロトタイプを作成した.
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